Asynchronous Binary Counter 4 bit dengan J-K flip-flop
Prosedur Percobaan
1. Rangkai rangkaian seperti gambar dibawah ini.
2. Set Switch B0 ke logika 1, Analisa Output yang terjadi, operasi reset dapat dilakukan setiap saat dengan menset Switch B0 ke logika 0. Gambarkan bentuk sinyal CLK terhadap H0,H1,H2 dan H3, dan analisa hasil tersebut.
2. Hardware [kembali]
4. Analisa [kembali]
Prinsip kerja rangkaian :
Rangkaian percobaan menggunakan J-K flip flop untuk Asynchronous Counter 4 bit, yang menggunakan prinsip register, dimana data output akan di geser saat ada input berikutnya.
Input clock sebagai peng-aktif counter, output LED yang menyala akan bergeser tergantung dari kondisi logika input clock. Pada jurnal dapat dilihat, sinyal output H0 akan rising saat sinyal CLK falling, sinyal output H1 akan rising saat sinyal H0 falling, sinyal output H2 akan rising saat sinyal H1 falling, dan sinyal output H3 akan rising saat sinyal H2 falling. (Dapat dilihat pergeseran sinyal pulsanya).
Rangkaian counter asyncronous, diset output pertama 0 dengan switch dihubungkan ke ground
(logika 0) agar di reset, kemudian dikembalikan ke VCC supaya kaki resetnya tidak aktif lagi.
Clock stand by di 0.Ketika di clock 1 kali, karena input JK berlogika 1 sifatnya toggle atau kebalikan, sehingga saat input 0 maka output flip flop pertama 1 (LED nya menyala). Ketika di clock sekali lagi, maka input clock dari flip flop pertama 1 dan outputnya 0, input flip flop kedua 0 dan outputnya 1. Sehingga desimal output adalah 2. Begitu seterusnya sampai semua LED hidup (15 desimal) lalu kembali dari 0.
Prinsip kerja rangkaian :
Rangkaian percobaan menggunakan J-K flip flop untuk Asynchronous Counter 4 bit, yang menggunakan prinsip register, dimana data output akan di geser saat ada input berikutnya.
Input clock sebagai peng-aktif counter, output LED yang menyala akan bergeser tergantung dari kondisi logika input clock. Pada jurnal dapat dilihat, sinyal output H0 akan rising saat sinyal CLK falling, sinyal output H1 akan rising saat sinyal H0 falling, sinyal output H2 akan rising saat sinyal H1 falling, dan sinyal output H3 akan rising saat sinyal H2 falling. (Dapat dilihat pergeseran sinyal pulsanya).
Rangkaian counter asyncronous, diset output pertama 0 dengan switch dihubungkan ke ground
(logika 0) agar di reset, kemudian dikembalikan ke VCC supaya kaki resetnya tidak aktif lagi.
Clock stand by di 0.Ketika di clock 1 kali, karena input JK berlogika 1 sifatnya toggle atau kebalikan, sehingga saat input 0 maka output flip flop pertama 1 (LED nya menyala). Ketika di clock sekali lagi, maka input clock dari flip flop pertama 1 dan outputnya 0, input flip flop kedua 0 dan outputnya 1. Sehingga desimal output adalah 2. Begitu seterusnya sampai semua LED hidup (15 desimal) lalu kembali dari 0.
Tidak ada komentar:
Posting Komentar